PAGE12-EDA技术课程设计（四十补码计数器）多功能数字钟大学：电子信息工程系专业、班级：电子C184姓名：黄川学号：指导老师：刘建林2020年12月目录1、引言………………………………………………………22、EDA技术介绍……………………………………………23、HDL简介………………………………………34、设计任务与要求…………………………………………35、总体框图…………………………………………………36、选择元件…………………………………………………47、功能模块…………………………………………………4（1）时钟记数模块…………………………………………4（2）整点报时驱动讯号形成模块…………………………8（3）八段共阳扫描数码管的片选驱动讯号输出模块……9（4）驱动八段字形解调输出模块…………………………118、总体设计电路图…………………………………………12（1）仿真图…………………………………………………12（2）电路图…………………………………………………13（3）管脚图…………………………………………………139、设计心得感受……………………………………………14数?字?钟关键词:EDA、?HDL、数字钟一、引言：硬件描述语言HDL(?Des-?)是一种用方式化方式来描述数字电路和系统的语言。

目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向上的电路设计领取在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐渐代替传统的逻辑状态表和逻辑电路图等硬件描述方式，而成为主要的硬件描述工具。?HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现今它们都早已成为IEEE标准。三者各有特征，但?HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且十分容易学习把握。这次以?HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。EDA技术介绍20世纪90年代，国际上电子和计算机技术较先进的国家，仍然在积极探求新的电子电路设计方式，并在设计方式、工具等方面进行了彻底的改革，取得了巨大成功。在电子技术设计领域，可编程逻辑元件(如CPLD、FPGA)的应用，已得到广泛的普及，这种元件为数字系统的设计带来了极大的灵活性。这种元件可以通过软件编程而对其硬件结构和工作方法进行构建，进而促使硬件的设计可以犹如软件设计那样便捷快捷。

这一切极大地改变了传统的数字系统设计方式、设计过程和设计观念，推动了EDA技术的迅速发展。EDA是电子设计手动化(??)的简写，在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而至的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件数字钟课程设计报告，之后由计算机手动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直到对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地增强了电路设计的效率和可操作性，减少了设计者的劳动硬度。这种元件可以通过软件编程而对其硬件结构和工作方法进行构建数字钟课程设计报告，进而促使硬件的设计可以犹如软件设计那样便捷快捷。这一切极大地改变了传统的数字系统设计方式、设计过程和设计观念，推动了EDA技术的迅速发展。HDL简介硬件描述语言是?R.于1983年在西班牙阿克顿市的??硬件描述语言公司设计下来的，用于从开关级到算法级的多个具象设计层次的数字设计的建模，该语言提供了一套强悍的基元素，包括逻辑门和用户定义的基元，并提供了丰富的结构，这种结构除了用于硬件的并发行为建模，并且用于硬件的时序特点和结构的建模。

也可以通过编程语言插口(PLI)对该语言进行拓展。语言从诞生起就与生产紧密结合在一起，具有结构清晰、文法简明、功能强悍、高速模拟和多库支持等优点，并获得许多工具的支持，受到用户喜爱。实际上是IC行业标准，非常是在1995年12月被IEEE接纳为即将标准后，它成为一种很有竞争力的硬件描述语言。的基本设计单元是模块(block)。一个模块是由两部份组成的，一部份描述插口，另一部份描述逻辑功能。结构坐落在和申明句子中间，每位程序包括4个主要组成部份:端口定义、I/O说明、内部讯号申明和功能定义。四、设计任务与要求1、具有时、分、秒记数显示功能，以24小时循环计时。2、要求数字钟具有清零、调节小时、分钟功能。3、具有整点报时，整点报时的同时LED灯花样显示。五、总体框图多功能数字钟总体框图如右图所示。它由时钟记数模块（包括hour、、三个小模块）、驱动8位八段共阳扫描数码管的片选驱动讯号输出模块（）、驱动八段字形解调输出模块（deled）、整点报时驱动讯号形成模块（alart）。

系统总体框图六、选择元件?网路线若干、共阴八段数码管4个、蜂鸣器、hour(24补码记数器)、(40补码记数器)、(40补码记数器)、alert(整点报时驱动讯号形成模块)、(驱动4位八段共阳扫描数码管的片选驱动讯号输出模块)、deled(驱动八段字形解调输出模块)。七、功能模块多功能数字钟中的时钟记数模块、驱动8位八段共阳扫描数码管的片选驱动讯号输出模块、驱动八段字形解调输出模块、整点报时驱动讯号形成模块。(1)时钟记数模块：该模块的功能是：在时钟讯号（CLK）的作用下可以生成波形；在清零讯号（RESET）作用下，即可清零。VHDL程序如下：ieee;useieee..all;useieee..all;hour(clk,reset:in;daout:out(50));endhour;funofhourcount:(50);